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说说FPGA设计中不建议使用的电路
2021-11-10 01:56
本文摘要:1、不建议用于人组逻辑时钟或门控时钟。人组逻辑和门控时钟很更容易产生毛刺,用人组逻辑的输入作为时钟很更容易使系统产生误动作。2、不建议用于行波时钟。 行波记数器虽然原理非常简单,设计便利,但级连时钟(行波时钟)最更容易导致时钟偏差(△T),级数多了,很可能会影响其掌控的触发器的创建/维持时间,使设计可玩性增大。切换的方法是使用实时记数器,实时计数器用原理图叙述有可能较难,但用HDL语言很非常简单就可以叙述一个4位计数器。

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1、不建议用于人组逻辑时钟或门控时钟。人组逻辑和门控时钟很更容易产生毛刺,用人组逻辑的输入作为时钟很更容易使系统产生误动作。2、不建议用于行波时钟。

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行波记数器虽然原理非常简单,设计便利,但级连时钟(行波时钟)最更容易导致时钟偏差(△T),级数多了,很可能会影响其掌控的触发器的创建/维持时间,使设计可玩性增大。切换的方法是使用实时记数器,实时计数器用原理图叙述有可能较难,但用HDL语言很非常简单就可以叙述一个4位计数器。3、尽量避免使用多个时钟,多用于触发器的使能端来解决问题。在可编程逻辑器件设计时,由于时钟创建不应尽量避免使用多时钟网络,或者使用必要的措施增加时钟的个数,用于频率较低的时钟尽可能修改避免。

4、触发器的置/废黜末端尽量避免经常出现毛刺,及自我废黜电路等,最差要用一个全局废黜信号。5、电路中尽量避免“死循环”电路,如RS触发器等。6、禁令时钟在有所不同可编程器件中级连,尽可能减少时钟到各个器件时钟偏差值。

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